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[RFW23]図6_3シフトクロック発生回路 Hiroyuki Naito 19/2/12(火) 17:19 [添付][添付]

Re:[RFW23]図6_3シフトクロック発生回路 editor 19/2/14(木) 22:48 [添付][添付][添付][添付][添付]
Re:[RFW23]図6_3シフトクロック発生回路 Hiroyuki Naito 19/2/15(金) 16:29 [添付][添付]
Re:[RFW23]図6_3シフトクロック発生回路 小池清之 19/2/26(火) 0:40 [添付]

Re:[RFW23]図6_3シフトクロック発生回路
 editor  - 19/2/14(木) 22:48 -
Hiroyuki Naitoさん
 小誌「RFワールド」ご愛読ならびに書き込みありがとうございます.

▼Hiroyuki Naitoさん:
>図6.4の〜(SYNC CLR)の信号の極性は間違っていないでしょうか。
 筆者の小池先生に確認していただいたところ図が間違っているようでございます.

 小池先生は期末試験の採点などでご多忙とのことなので,ご回答を下記に転記いたします.
−−−ここから
ご質問の内容は,内藤様のご指摘の通りで,SYNC_CLRバーなのに反転し忘れていたようです.
バーを取れば合いますが,そのような信号は回路上にはないので,波形を上下反転した正誤表を出す必要がありそうです.

上記の通りだとは思っていますが,何か見落としがあるかもしれず,じっくり考えたいのですが,現状それができません.
考えるより,実機があるので波形を見ておこうということで,添付ファイルのように確認いたしました.

例の学生が作った復調器の卒業研究論文の回路図と基板のシルク図,プローブをあてた基板の写真等を載せています.
卒業研究論文の回路図はNo23の図6.3と同じものであることが確認できると思います.
IC7の8番ピンがSYNC_CLRバー,比較のためIC2の2番ピンのQ0にもプローブをあて,取り込んだ画像が
Q0-nSYNC_CLR.gif
です.

CH1がQ0,CH2がSYNC_CLRバーです.ご指摘の通り反転した波形です.
クリアは一瞬なのでほとんど"H"で時折"L"という画像の姿が正しいということになります.
No23の図6.4のSYNC_CLRをつないだら,カウンタがクリアされっぱなしになってしまいます.
−−−ここまで
添付画像【617_Q0-nSYNC_CLR.gif : 95.8KB】
【617_Q0-nSYNC_CLR.gif : 95.8KB】

添付画像【617_システム.JPG : 251.3KB】
【617_システム.JPG : 251.3KB】

添付画像【617_プリント基板.JPG : 220.2KB】
【617_プリント基板.JPG : 220.2KB】

添付画像【617_回路図.jpg : 222.1KB】
【617_回路図.jpg : 222.1KB】

添付画像【617_部品配置.jpg : 166.6KB】
【617_部品配置.jpg : 166.6KB】

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[添付] :617_回路図.jpg (222.1KB)

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Re:[RFW23]図6_3シフトクロック発生回路
 Hiroyuki Naito  - 19/2/15(金) 16:29 -
▼editorさん、小池先生:

いつも丁寧なご回答をありがとうございます。

図6.3のシフトクロック回路の〜(SYNC CLR)信号を、図5.14の4bitフリーランカウンタの〜(SYNC CLR)に接続して、図6.5の二つのシフトクロック:CK1R92MとCK2R4Mの立上りエッジが一致しないことを確認できました。

 添付のタイムチャートの下から3番目…CK1R92M
 添付のタイムチャートの下から2番目…〜(SYNC CLR)
 添付のタイムチャートの一番下…CK2R4M

このような工夫が具体的にどんなメリットをもたらすのかはまだ想像できませんが、二つの信号のタイミングを決して一致させたくない場面はありそうな気はします。
添付画像【618_図6_5二つのシフトクロックの立上りエッジ.png : 260.3KB】
【618_図6_5二つのシフトクロックの立上りエッジ.png : 260.3KB】

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Re:[RFW23]図6_3シフトクロック発生回路
 小池清之 E-MAIL  - 19/2/26(火) 0:40 -
▼Hiroyuki Naitoさん:
いつも詳細なご検討のご報告,誠にありがとうございます.

>このような工夫が具体的にどんなメリットをもたらすのかはまだ想像できませんが、二つの信号のタイミングを決して一致させたくない場面はありそうな気はします。

この2系統のクロックに対する工夫は,実はこの回路ではあまり役に立っていません.これはサンプルレート変換用のクロックです.サンプルレート変換は,RFW23で紹介した回路の前段階に別の検討をしておりましてその名残りとなっています.先に検討していた方式は次のようなものでした.

その方法とは,2.4MHzで流れてくる位相情報を変換後の1.92MHzに変換する際,1.92MHzのクロック立ち上がりが,2.4MHzクロック立ち上がり間のどの位置にあるかで,位相の重み付け加算を行うものでした.言葉だとわかりづらいので,添付の図をご覧ください.

このm,nの組み合わせを指定しやすくするため,このようなクロック生成方式にしました.2.4MHzと1.92MHzのもとになっている19.2MHzクロックの,80クロック周期の中の状態として指定できるというわけです.

この方式は頭の中で考えている間はとても良い方式に思えましたが,実際に作ってみると回路規模の割に性能改善はわずかでした.そこでRFW23のような回路に落ち着いたというわけなのです.
添付画像【626_重み付け加算式サンプルレート変換.gif : 45.1KB】
【626_重み付け加算式サンプルレート変換.gif : 45.1KB】

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