▼Hiroyuki Naitoさん:
>▼森榮さん:
>
>>公開のソースコードでは、100mSおきに各レジスタ書き込みを送っていますが、
>>これを10mSおきになるようにVerilogコードを変更すると、全てのレジスタ設定をモニタすることが出来ます。
>>(100mSおき → 10mSおき のVerilogコード変更に間違いがないことが条件でございますが。。)
>
>お世話になります。アドバイス有難うございました。
>
>128kBの最大レコード長でも1.43msしかモニタできませんでしたので、設定データと
>データの間隔を70usくらいに縮めてみました。
>
>添付がその結果ですが、0x0020→0x0000→0x0292→0x0480→0x0780の5ヶのデータを
>捉えることができました。
頒布基板をご活用くださいまして、誠に有難うございます。
データ間隔を、約70uSまで縮めて観測された結果を拝見させていただきました。
SPIデータ設定は、正しく出来ているかと思います。
他には、このような方法もございます。
SPI送信をFPGA初期化後5秒後など遅めにして、なおかつ、観測したいアドレスへの設定箇所でトリガを出して、SignalTapに取り込む、といった方法などがございます。もし宜しければ、お試しください。
宜しくお願い致します。